Математические модели в программе логического проектирования

Значения битов каждого текущего слова индицируются в окошках внизу

панели управления генератора слов.

3) Сохранение, загрузка и очистка последовательностей слов.

Для очистки сохранения и загрузки последовательностей слов

используются кнопки вверху справа в первом ряду панели управления

генератора слов Save, Load и Clear соответственно. После выбора Save или

Load на экране появляется стандартное диалоговое окно Windows используемое

для сохранения или загрузки. Файлы последовательностей слов имеют

расширение DP.

4) Временные импульсы.

Внутренний генератор временных импульсов имеет выход обозначенный на

панели управления Clk. Каждый временной цикл содержит два уровня сначала

идёт 1 затем 0.

5) Синхронизация (обозн. на панели Trigger).

Генератор слов может быть синхронизирован как изнутри своими

временными импульсами так и снаружи, сигналами поступающими на вход внешней

синхронизации(вывод справа на панели управления). Если используется внешняя

синхронизация, генератор слов пересылает каждое слово с приходом снаружи

высокого или низкого, в зависимости от выбранного режима, сигнала:

[pic] - срабатывает по высокому уровню;

[pic] - срабатывает по низкому уровню.

6) Частота.

Частоту внутреннего временного генератора можно изменять в окошках под

надписью Frequency. Менять можно как порядок Mhz, Khz, Hz, так и цифры.

Цифровой(логический) анализатор.

[pic]

Рис.2.4 Внешний вид панели управления цифрового(логического)

анализатора.

Восьмиканальный логический анализатор отображает приходящие сигналы

как прямоугольные импульсы развёртываемые по оси времени. Он так же

позволяет увидеть их двоичное и шестнадцатиричное представление.

В левой части панели управления логического анализатора (см.рис.2.4)

расположен дисплей предназначенный для отображения состояния сигналов

пришедших по 8-ми каналам(входам).

Пронумерованные входы расположенные непосредственно под дисплеем

пересылают в горизонтальные ряды дисплея последовательности битов и

показывают их текущее двоичное представление.

Hex: - окошко справа от входов показывает шестнадцатиричное

представление каждого текущего бита.

Clear - кнопка предназначена для обнуления(очистки) дисплея

логического анализатора.

Time base - контролирует временную развёртку последовательностей

битов, устанавливает время в секундах.

Синхронизация:

[pic]- отображение битов на дисплее стартует с фронта импульса;

[pic]- отображение битов на дисплее стартует со спада импульса;

Burst - кнопка обеспечивает синхронизацию входящих сигналов по

внутреннему генератору логического анализатора;

External - кнопка обеспечивает синхронизацию входящих сигналов по

внешним синхроимпульсам, подаваемым на вход на правой стороне панели

управления логического анализатора;

Pattern - после нажатия этой кнопки запуск логического анализатора

происходит с приходом слова вводимого в окошке непосредственно под кнопкой

Pattern, ввод слова побитно осуществляется побитно так же как ввод слов

вручную в генератор слов (см. Генератор слов:1) Ввод слов.).Кроме 1 и 0

можно вводить Х т.е. не 0 и не 1(этот бит не имеет значения, можно 0 можно

1 это всё равно).

Логический(цифровой) конвертор.

[pic]

Рис.2.5 Внешний вид панели управления логического(цифрового

конвертора).

Логический конвертор является мощным компьютерным прибором способным

проводить несколько трансформаций схемных представлений.

Вы можете использовать его для преобразования:

- схемы в таблицу истинности ;

- таблицу истинности в выражение булевой логики;

- выражение булевой логики в схему или таблицу истинности с

промежуточной минимизацией.

Управление логическим конвертором.

В правой части панели управления логического конвертора (см.рис.2.5)

расположены конверсионные кнопки, которые можно использовать для выполнения

следующих операций:

1) Конвертирование схемы в таблицу истинности.

Логический конвертор может создавать таблицу истинности для схемы с не

более чем 8-ю входами и одним выходом. Для этого следует выполнить

следующие действия:

- подсоединить схемные входы к выводам в верхней части панели

управления логического конвертора (следует использовать левые 8 выводов).

Затем подсоединить схемный выход к правому выводу в верхней части панели

управления;

- Чтобы получить таблицу истинности на дисплее панели управления,

расположенном слева от кнопок, следует “нажать” стрелкой(навести стрелку и

нажать левую кнопку “мыши”) виртуальную кнопку:

[pic]

Далее можно редактировать или конвертировать таблицу истинности в

другие формы используя остальные кнопки логического конвертора.

(см. также 2) Ввод таблицы истинности.)

2) Ввод таблицы истинности.

Для создания таблицы истинности следует стрелкой и нажатием левой

кнопки “мыши” выбрать желаемые вводы(каналы) логического конвертора от A до

H, расположенные над дисплеем. Затем в столбце OUT присвоить желаемым

разрядам 1, 0 или X тем же способом, что и побитный ввод слов в генераторе

слов.

3) Конвертирование таблицы истинности в выражение булевой логики.

Чтобы конвертировать таблицу истинности, имеющуюся на дисплее

логического конвертора, в выражение булевой логики следует “нажать”

стрелкой на кнопку:

[pic]

Булево выражение появится внизу в окошке под дисплеем и кнопками. Его

можно затем упростить(см. 4)Упрощение булева выражения) или конвертировать

в схему (см. 6)Конвертация булева выражения в схему).

4) Упрощение(минимизация) булева выражения. Конвертирование таблицы

истинности в минимизированное булево выражение.

Чтобы минимизировать имеющееся в окошке под дисплеем и кнопками булево

выражение или перевести, расположенную на дисплее панели управления,

таблицу истинности в минимизированное булево выражение следует “нажать”

стрелкой кнопку:

[pic]

Electronics Workbench использует метод Квайна-Мак Класки для

минимизации булевых выражений. Этот способ обеспечивает упрощение для

систем с большим числом входов, чем может быть расчитано вручную с помощью

карт Карно.

Примечание: Упрощение требует много памяти(ОЗУ). Если ваш компьютер

не имеет достаточно памяти, эта операция не будет вам доступна.

5) Конвертация булева выражения в таблицу истинности.

Булево выражение можно напрямую ввести в окошко предназначенное для

него. Т.е. с помощью “мыши” установить туда курсор и набрать выражение с

клавиатуры(доступны будут лишь те клавиши, которые имеют смысл в этом

выражении), либо получить с помощью предыдущих операций.

Для конвертации булева выражения в таблицу истинности следует “нажать”

стрелкой на кнопку:

[pic]

Если вы хотите минимизировать булево выражение его следует сначала

перевести в таблицу истинности.

6) Конвертация булева выражения в схему.

Чтобы выполнить эту операцию(при имеющемся в окошке панели управления

булевом выражении) следует “нажать” стрелкой на кнопку:

[pic]

Схема реализованная на логических ключах появится на рабочем столе

Electronics Workbench. Компоненты будут в режиме выделения, поэтому их при

необходимости можно будет легко перенести в другое место

копированием(Copy), вставкой(Paste) или вставкой в подсхему(Subcircuit),

(см. соответствующие команды Copy, Paste и Subcircuit).

Для построения схемы в этом случае будет использован базис: И, ИЛИ,

НЕ. Если же требуется построить схему в базисе только И-НЕ см.ниже.

7) Конвертация булева выражения в схему в базисе И-НЕ.

Для выполнения этой операции (при имеющемся в окошке булевом

выражении) следует “нажать” стрелкой кнопку:

[pic]

3. Математические модели и эквивалентные схемы в программе логического

проектирования

Любой реальный логический элемент(ЛЭ) не мгновенно реагирует на

изменения входных сигналов, поэтому имеется некоторая паразитная задержка

между моментом времени, в который на его входы поступают новые значения

сигналов, и моментом времени, когда выходной сигнал принимает значение,

определяемое функцией, которую выполняет ЛЭ. Эта функция представляет собой

статическую модель ЛЭ, так как она не учитывает поведение ЛЭ при изменении

входных сигналов. Аналогично этому функция f(v) или система функций fq(v):

zq=fq(xn,....,x1),

где zq- выходные сигналы комбинационной схемы,

xp- входные сигналы, p= 1, 2, .....,n, q= 1, 2, ....,k;

описывающая работу комбинационной схемы(КС) без обратных связей,

является её статической моделью.

Для исследования переходных процессов, вызываемых в логических

схемах(ЛС) изменениями входных сигналов, необходимо ввести динамические

модели ЛЭ, учитывающие паразитные задержки. Тогда динамическая модель ЛС

будет определятся динамической моделью ЛЭ и статической моделью ЛС. Так,

динамическая модель КС без обратных связей будет определятся формой

представления функций fq(v), задающей структурную схему (число ЛЭ и все

связи между ними), и динамической моделью ЛЭ.

Самая общая динамическая модель ЛЭ И-НЕ, имеющего два входа,

представлена на рис.3.1(а).

[pic]а)

[pic] б)

[pic]в)

Рис.3.1 Модели логического элемента ИЛИ-НЕ

Эта модель состоит из безынерционного ЛЭ И-НЕ (статическая часть

модели) и паразитных элементов задержки (i=1, 2, 3). Величины задержек

и зависят от длины проводников, соединяющих выводы ЛЭ с источниками

сигналов, от длительности фронтов входных сигналов x1 и x2, от порогов

срабатывания ЛЭ по входам x1 и x2, а величина определяется

инерционностью той части ЛЭ И-НЕ, через которую проходит сигнал описываемый

функцией x1 x2 .В общем случае точные значения величин i неизвестны,

так как они зависят от многих факторов и стечением времени могут

изменяться. Кроме того, значения величин i могут быть различными при

переходах сигналов x1, x2 и с 0 на 1 и с1 на 0. Рассмотренная модель

является наиболее сложной и пригодна для описания любого ЛЭ (И, ИЛИ, ИЛИ-

НЕ), если использовать в ней соответствующую статическую модель.

Будем говорить, что входные сигналы ЛЭ не изменяются одновременно,

если на интервале изменяется только один сигнал x1 или x2 ,

и что входные сигналы ЛЭ изменяются одновременно, если на интервале

изменяются оба сигнала x1 и x2, так как истинное соотношение величин

задержек и неизвестно. Если сигналы x1 и x2 никогда одновременно не

изменяются (хотя бы в противоположных направлениях), то модель ЛЭ И-НЕ

может быть приведена к виду, показанному на рис.3.1(б), где - элемент

задержки с переменной величиной задержки или

в зависимости от того, каким сигналом xp вызывается изменение

выходного сигнала . Поэтому данную модель назовём динамической моделью

с переменной задержкой. Из рис 3.1(б) следует, что:

Обозначив сигналы xp(t)= xp и , получим :

где - значение выходного сигнала ЛЭ в данный момент времени,

- следующее его значение, которое появится через времям

после изменения входных сигналов xp.

Модель с переменной задержкой можно представить в несколько ином виде

(рис.3.1(в)), положив, что элемент задержки в момент изменения сигнала

xp подключается к тому входу, на который этот сигнал подаётся, а на другом

входе элемент задержки в этом случае отсутствует. Данную модель будем

называть динамической моделью с виртуальной задержкой.

Логический элемент находится в устойчивом состоянии, если сигналы до

элемента задержки и после него совпадают, т.е. если . Если же

, то ЛЭ находится в неустойчивом состоянии, так как в этом случае его

выходной сигнал должен изменится через время не большее .

[pic]а)

б)

Рис.3.2 Комбинационная схема составленная из логических элементов И и

ИЛИ на основании их динамических моделей

На рис.3.2(а) показана КС, составленная из ЛЭ И и ИЛИ на основании их

динамических моделей. Для ЛЭ И использована модель с переменной задержкой,

а для ЛЭ ИЛИ - общая модель. Как видно из рис.3.2(а), КС выполняет функцию

f(v)=x3 x1+x3 x2, которая является её статической моделью.

Пусть x1= x2=1 и изменяется только один сигнал x3. Тогда функция

f(v)=x3 +x3 =1, т.е. из статической модели КС следует, что её выходной

сигнал не должен изменятся при изменениях входного сигнала x3.

Наличие же паразитных задержек и разной величины приводит к

появлению на выходе КС ложных значений выходного сигнала малой

длительности (рис.3.2(б)). Так как истинное соотношение величин задержек

и неизвестно, то нельзя предугадать, в каком месте появится ложное

значение выходного сигнала (при изменении входного сигнала x3 с 0

на 1 или с 1 на 0). Динамические модели ЛЭ и предназначены для формализации

исследования поведения ЛС при переходных процессах, вызываемых в них

изменениями входных сигналов.

При изменении выходных сигналов двух или большего числа ЛЭ, вызванных

одними и теми же изменениями входных сигналов КС, из-за неравенства

задержек возникают состязания(гонки) ЛЭ. Состязания ЛЭ называются

критическими, или недопустимыми, если хотя бы один выходной сигнал КС во

время переходного процесса может изменится более одного раза. Состязания ЛЭ

называются некритическими, или допустимыми, если все выходные сигналы КС во

время переходного процесса изменяются только один раз.

4. Разработка логических схем практикума

Представленные ниже электрические схемы являются примерами схем

синтезируемых в ходе выполнения лабораторной работы.

4.1 Схема цифрового автомата

[pic]

Рис.4.1 Логическая схема к 1-му варианту

Схема изображённая на рис.4.1 представляет из себя цифровой автомат (с

4-мя входами A, B, C и D и выходом Y) реализующий логическое уравнение:

Y=ABC+BCD+BCD+ABCD

Настоящая схема реализована в базисе И-НЕ при помощи логического

конвертора.

4.2 Цифровой компаратор 2-х разрядного кода

[pic]

а)

[pic]

б)

Рис.4.2 Схема цифрового компаратора ко 2-му варианту

На рис.4.2(а,б) изображена схема цифрового компаратора. Входными

кодами являются 2-х разрядные коды А и В (А1,А2 и В1, В2 соответственно).

Реализуемая им логическая функция имеет вид:

Y=1 если A>B

Схема реализована в двух доступных в логическом конверторе базисах:

рис.4.2(а) И, ИЛИ, НЕ и рис.4.2(б) И-НЕ. Для контроля правильности работы

компаратора в обе схемы введены генератор слов и логический анализатор.

Генератор слов подключен на входах схем и используется для генерации всех

возможных комбинаций кодов А и В (2 разряда код А и 2 код В всего 4,

следовательно 24=16 - генерируется 16 различных слов). На выходах схем

подключен логический анализатор причём его первые 4 канала включены

параллельно 4 используемым выходам генератора слов. Это сделано для

получения более наглядной картинки на экране панели управления логического

анализатора(см рис.4.3)

[pic]

Рис.4.3 Временная диаграмма работы цифрового компаратора

Выход схемы подключен к 6-му каналу анализатора. Таким образом на

экране одновременно отображаются входные и выходные сигналы, что позволяет

получить полную временную диаграмму работы устройства(вход и выход на

экране точно синхронизированы во времени).Наименование каналов сверху вниз:

А1, А2, В1, В2 и Y.

4.3 Дешифратор 4-х разрядного адреса

[pic]а)

[pic]б)

Рис.4.4 Схема дешифратора адреса к 3-му варианту.

На рис.4.4(а,б) показана схема дешифратора адреса. Причём на

рис.4.4(а) схема синтезирована в базисе И, ИЛИ, НЕ, а на рис.4.4(б) в

базисе И-НЕ. Дешифрируемый адрес 01112 или 710. Подключив на вход схем

генератор слов, а на выход логический анализатор(точно также как и в

предыдущей схеме) легко получить временные диаграммы работы устройства

см.рис.4.5

[pic]

Рис.4.5 Временные диаграммы дешифратора адреса

С полученных временных диаграмм легко сосчитать дешифрованный адрес.

Кроме того на полученной диаграмме выхода схемы можно наблюдать паразитный

выброс - результат гонок возникающих с приходом кода 0100 на первом

элементе И см.рис.4.4(а). Это вполне объяснимо поскольку разряды

дешифрируемого сигнала проходят разное количество цифровых элементов.

Конечно у реальных дешифраторов обязательно используется строб-импульс или

тактирование.

4.4 Схема контроля чётности

[pic]

Рис.4.6 Схема для получения таблицы истинности бита чётности с помощью

логического конвертора

Схема на рис.4.6 показывает способ подключения логического конвертора.

При таком подключении и задании соответствующего режима работы цифровой

конвертор составляет таблицу истинности для подключенной схемы. Происходит

это следующим образом:

На своих выводах подключенных ко входам схемы конвертор перебирает все

возможные сочетания 0 и 1. В данном случае подключено 4 входа следовательно

это будет 24=16 комбинаций(4-х разрядных слов). С выхода схемы конвертор

считывает реакцию схемы на каждое слово и записывает её в столбец Out

отображённый на панели управления вместе с перебираемым входным кодом.

Отклик схемы на каждое слово записывается в той же строке, где находится и

само посланное слово.

Таблица истинности для приведённой на рис.4.6 схемы контроля чётности

будет иметь вид см.рис.4.7.

[pic]

Рис.4.7 Таблица истинности схемы контроля чётности на панели

логического конвертора.

Следующий этап - синтез схемы в базисе доступном на логическом

конверторе.

[pic]

Рис.4.8 Схема контроля чётности синтезированная в базисе И, ИЛИ, НЕ

Представленная на рис.4.8 схема осуществляет контроль чётности

поступающих на её входы 4-х разрядных слов. В случае если количество единиц

чётное на выходе Y формируется 1 если нечётное 0. В этом можно убедится

подключив генератор слов и логический анализатор как показано на схеме

рис.4.8. Временные диаграммы полученные на логическом анализаторе имеют вид

см.рис.4.9

[pic]

Рис.4.9 Временные диаграммы схемы контроля чётности

Все представленные здесь логические схемы реализованы на идеальных

цифровых ключах из библиотеки Electronics Workbench. При желании их можно

легко перевести в реальные серии микросхем. Библиотека Electronics

Workbench предоставляет большие возможности для этого см.рис.4.10

[pic]

Рис.4.10 Библиотека реальных компонентов электрических схем

Библиотека предоставляет широчайший набор цифровых компонентов ТТЛШ и

КМОП технологий (ТТЛ логика морально устарела и поэтому не представлена).

5. Методические указания

к лабораторной работе.

“Логическое проектирование комбинационных схем.”

Цель работы: Изучить способы проектирования комбинационных схем с

использованием с использованием логического конвертора моделирующего пакета

программ Electronics Workbench.

5.1 Описание лабораторной установки

Лабораторная установка представляет из себя виртуальную электронную

лабораторию Electronics Workbench. Файлы содержащие исследуемые схемы

находятся в каталоге Labs. Сохранение, полученных в ходе лабораторной

работы схем, производить в каталоге Custom.

Для того чтобы сохранить схему в требуемом каталоге следует

Страницы: 1, 2, 3, 4, 5